主要内容

时钟频率流水线

当你启用速度和区域优化寄存器插入管道,使用时钟频率流水线优化设计中确定多循环的路径。时钟频率流水线寄存器插入管道在更快的时钟频率,使时钟频率不引入额外的延迟或通过添加最小延迟。您可以使用时钟频率管道仿真软件金宝app®模型或MATLAB®函数。

时钟频率流水线的理由

高密度脂蛋白编码器™介绍管道时指定某些块实现或使一些优化仿真软件模型或MATLAB函数,如:金宝app

  • 多循环块实现

  • 输入和输出管道

  • 分布式流水线

  • 浮点库映射

  • 本机浮点HDL代码生成

  • 资源共享

  • 流媒体

默认情况下,在缓慢的路径,这些管道寄存器操作速度慢的数据。当启用了时钟频率管道,管道寄存器操作速度更快的时钟。时钟频率流水线不影响现有设计延迟你的模型。是另一种使用多循环的路径约束和你合成工具。

时钟频率流水线的工作方式在吗金宝app模型

时钟频率流水线优化识别慢路径或地区在模型中通过分析块样品时间。块有一个样本的时间大于测试设备(DUT)基样品时间是慢路径的一部分,并为时钟频率流水线是潜在的候选人。在这些缓慢的路径,高密度脂蛋白编码器使优化引入管道延迟时钟频率。

如果你指定一个过采样因子大于1,DUT样本时间变得慢于实际的时钟频率。HDL编码决定了时钟频率的最大数量的管道,它可以插入基于DUT-to-block样本时间比和过采样的因素。

最大数量的时钟频率延迟= (block_rate÷DUT_base_rate)×过采样

时钟频率管道标识区域相同的模型中,数据速率缓慢,,并通过分隔延迟阻塞或引入率过渡。高密度脂蛋白编码器转换更快的时钟频率,通过引入这些地区重复块的输入区域率转换块的输出地区。如果是一个时钟频率的输出区域延迟在数据块率、高密度脂蛋白编码器吸收延迟块。以适应延迟,HDL编码人员介绍了时钟频率管道对应数据速率的比值的时钟频率。

HDL编码器生成一个脚本,突显出块时钟频率流水线模型中障碍和脚本明显突出。有时,如果HDL编码器无法实现资源共享或流时钟频率,它显示了一个代码生成错误的建议改变过采样价值。要明确突出,单击clearhighlighting在MATLAB脚本命令窗口。

时钟频率流水线的工作方式在吗MATLAB函数

MATLAB函数,即DUT从MATLAB生成HDL代码时,运行在一个单独的数据率。如果你想要一个时钟频率比数据速率快,您可以使用时钟频率流水线。您指定快多少你想要你的时钟速率比DUT数据速率通过指定一个过采样因子大于1。时钟频率延迟的最大数量,高密度脂蛋白编码器可以插入等于采样过密的因素。

您还可以使用时钟频率流水线优化速度,如果你有其他代码生成选项引入延迟反馈回路,如使用持久变量或本机浮点。

时钟频率流水线和层次结构扁平化

您可以使用时钟频率流水线优化有或没有压扁子系统的层次结构。平子系统层次当你想最大化共享资源的机会在你的设计。平子系统的层次结构,使FlattenHierarchy在顶级子系统。默认情况下,所有子系统块内的顶级子系统继承FlattenHierarchy设置。层次结构扁平化带来几个时钟频率区域的相同层次的结合,从而增加时钟频率流水线的机会。然而,它打破了模块化的设计和影响生成的HDL代码的可读性。另请参阅层次结构压扁。

应用如果处置不当,时钟频率管道等级,在顶级子系统模型,禁用FlattenHierarchy。如果您的设计使用定点数据类型,使一些底层子系统的优化。在这种情况下,高密度脂蛋白编码器引入了时钟频率管道设计中,同时保留子系统层次,即:

  • 提高了模块化的设计,使导航通过生成的模型容易尤其是大型设计复杂的层次结构。

  • 改善了可读性通过创建多个Verilog HDL代码生成或硬件描述语言(VHDL)的各种文件子系统在你的设计。

时钟频率为DUT流水线输出端口

尽快生产DUT输出通过输出DUT的时钟频率而不是数据速率,选择允许时钟频率流水线DUT输出端口配置参数或使用ClockRatePipelineOutputPorts财产。这个属性变化的时机DUT界面通过改变样品较慢的DUT输出端口数据速率时钟频率。调整时间的差异,高密度脂蛋白编码器生成消息提供每个输出端口的相位偏移。例如,这个消息意味着输出数据portname31个时钟周期后是有效的:阶段的输出端口portname:31个时钟周期。设置这个参数,看看允许时钟频率流水线DUT输出端口。

验证模型调整插入的时间差异率转换块DUT的产出和比较的输出率转换块与原来的输出。RTL试验台日志输出数据的输入率转换块和比较它与DUT RTL的模拟输出。

生产DUT输出时钟频率时,输出是尽快做好准备,即使一个输出另一个之前已经准备好了。举例来说,这是非常有用的,如果你运行一个半实物仿真控制系统和植物模型运行速度缓慢和离散逻辑控制信号等DUT,需要运行速度或短响应延迟时间。同步的输出,同时仍然满足highest-latency需求输出,可以平衡时钟频率管线式DUT输出端口通过选择平衡时钟频率管线式DUT输出端口配置参数或使用BalanceClockRateOutputPorts财产。您可以应用这个属性接口逻辑时有效的信号接口对齐输出的逻辑路径和有效的输出信号路径。设置这个参数,看看平衡时钟频率管线式DUT输出端口。

指定时钟频率流水线

你可以用时钟频率流水线优化生成HDL代码从一个仿真软件模型或MATLAB函数。金宝app

为一个指定时钟频率流水线金宝app模型

你可以设置时钟频率模型或流水线,为更好的控制,在顶级DUT子系统子系统。默认情况下,时钟频率上启用了流水线模型。禁用时钟频率流水线的界面:

  1. 在应用程序选项卡上,选择高密度脂蛋白编码器。的HDL代码选项卡出现了。

  2. 点击设置。在HDL代码生成>优化>流水线选项卡,明确时钟频率流水线并点击好吧。

在命令行中使用makehdl或hdlset_param函数设置ClockRatePipelining财产从。

您可以使用时钟频率流水线子系统内顶级DUT子系统。模型设计中控制路径数据速率而不是时钟频率,把控制路径在一个子系统,子系统和禁用时钟频率流水线。禁用时钟频率流水线在顶级DUT子系统,一个子系统ClockRatePipelining来从子系统。另请参阅为一个子系统设置时钟频率流水线。

为一个指定时钟频率流水线MATLAB函数

使时钟频率流水线MATLAB函数:

  1. 打开MATLAB HDL工作流顾问。开始使用MATLAB HDL工作流顾问,明白了从MATLAB基本HDL代码生成和FPGA合成。

  2. 在左窗格中,单击HDL代码生成的任务。在右窗格中,导航到优化选项卡并选择时钟频率流水线。

  3. 单击时钟和港口选项卡并设置过采样因子值大于1。

限制时钟频率流水线

这些块抑制时钟频率流水线,因此划定时钟频率流水线区域:

  • 计数器不同步的

  • 柜台有限

  • Deserializer1D

  • 离散PID控制器

  • 双端口RAM

  • 双速率双端口RAM

  • FFT HDL优化

  • 高密度脂蛋白Cosimulation

  • 高密度脂蛋白FIFO

  • 高密度脂蛋白计数器

  • 打穿越

  • 高密度脂蛋白最低资源FFT

  • 高密度脂蛋白流FFT

  • MATLAB系统,如果它使用持久变量

  • 可重用的子系统,如果FlattenHierarchy未启用

  • Serializer1D

  • 简单的双端口RAM

  • 单独的端口内存

  • Upsample

  • 模型参考。使用一个子系统的参考代替。

高密度脂蛋白编码器不支持时钟频率管道:金宝app

  • 黑盒子系统或黑盒模型参考块。

  • 对时钟频率不支持流水线子系统包含块。金宝app

  • 阿尔特拉DSP Builder子系统。

  • Xilinx系统发电机子系统

  • 通信工具箱™块。

  • DSP系统工具箱™街区,除了延迟和离散冷杉滤波器。

  • Stateflow®块。

高密度脂蛋白编码器不支持应用流和分享相金宝app同的资源优化使用时钟频率时流水线优化。禁用时钟频率流水线或使用流优化或分享相同的资源优化时钟频率流水线时启用。

高密度脂蛋白编码器不支持时,时钟频率流金宝app水线时钟输入被设置为多个。

另请参阅

模型设置

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