您可以查看和设置高密度脂蛋白相关的块属性,如实施和执行参数,在模型层,并在各个块级。
要设置从UI的HDL块参数,打开HDL块属性对话框,并根据需要修改块属性。要打开HDL属性对话框,您可以:
在应用选项卡,选择HDL编码器. 这个硬体描述语言程式码出现选项卡。您要看到的HDL参数,然后选择选择块HDL块属性。
右键单击块,然后选择硬体描述语言程式码>HDL块属性。
要设置高密度脂蛋白相关的参数在命令行中,使用hdlset_param.
。hdlset_参数(
设定由所引用的块或模型HDL-相关参数小路
那名称,值
)小路
. 一个或多个名称、值
对参数指定的参数进行设置,并且它们的值。您可以以任何顺序指定多个名称和值对参数name1,value1,...,namen,valuen
。
例如,以设置共享因子为2,体系结构,以树
在模型块:
打开模型并选择块。
在命令行中输入以下内容:
hdlset_param(GCB,“分享因素”2,“建筑”那'树')
要查看为块指定的HDL参数,请使用hdlget_参数
。例如,看HDL架构设置为一个块,在命令行上输入:
hdlget_param(GCB,“建筑”)
您也可以将返回的HDL块参数单元阵列。在以下示例中,hdlget_参数
返回所有HDL块参数和值到单元阵列P.
。
P = hdlget_param(GCB,“全部”)
p='体系结构''线性''输入管道'[0]'输出管道'[0]
对于包含大量块的模型,使用HDL块属性选择块实现或为单个块设置实现参数的对话框可能不实用。以编程方式为多个块设置HDL相关的模型或块参数更有效。你可以使用find_system
函数来定位感兴趣的块。然后,使用循环调用hdlset_param.
为每个块设置所需的参数。
以下示例使用sfir_fixed
模型来演示如何找到一个组块的一个子系统,并指定相同的输出管线深度为所有的块。
开放式系统('sfir_fixed')%查找模型中的所有产品块prodblocks=查找系统('sfir_fixed / symmetric_fir'那......'blocktype'那'产品')%将块的输出管道设置为2为了II = 1:长度(prodblocks)hdlset_param(prodblocks {二},“输出管道”2)结尾
prodblocks = 4×1单元阵列{ 'sfir_fixed / symmetric_fir / M1'} { 'sfir_fixed / symmetric_fir /平方米'} { 'sfir_fixed / symmetric_fir /立方米'} { 'sfir_fixed / symmetric_fir / M4'}
要验证设置,使用hdlget_参数
要显示outputpipeline.
参数的块。
%将块的输出管道设置为2为了ii=1:length(prodblocks)hdlget_param(prodblocks{ii},“输出管道”)结尾
ans=2 ans=2 ans=2 ans=2
hdldispblkparams
显示器可用于指定块的HDL块参数。
下面的例子显示HDL块参数和值用于当前所选块。
hdldispblkparams(GCB,“全部”)
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% HDL块参数( 'simplevectorsum / VSUM /元素的和')%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%实现结构:线性实现参数InputPipeline:0 OutputPipeline:0
也可以看看hdldispblkparams
。
下面的例子显示具有非缺省值用于当前所选块仅HDL块参数。
hdldispblkparams(GCB)
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% HDL块参数( 'simplevectorsum / VSUM /元素的和')%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%实现结构:线性实现参数OutputPipeline:3
要在模型中显示HDL相关属性的名称和值,请使用HDLDISPMDLPARAMS.
功能。
由属性名下面的例子显示HDL相关的属性和当前模型的值,按字母顺序排列。
hdldispmdlparams(bdroot,“全部”)
%%%%%%%%%%%%%%%%%%%%%%%%% HDL的CodeGen参数%%%%%%%%%%%%%%%%%%%%%%%%% AddPipelineRegisters: '断开' 反向编序: '上' BlockGenerateLabel: '_gen' CheckHDL: '断开' ClockEnableInputPort: 'clk_enable'。。。VerilogFileExtension: '.V'
只有下面的例子显示HDL相关具有非默认值的属性。
hdldispmdlparams(bdroot)
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% HDL的CodeGen参数(非默认)%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% CodeGenerationOutput: 'GenerateHDLCodeAndDisplayGeneratedModel' HDLSubsystem: 'simplevectorsum / VSUM' ResetAssertedLevel:“低电平有效”可追溯性“上”