主要内容

AXI4随机存取存储器

通过外部内存模型随机存取

自从R2022b

  • AXI4随机访问块

库:
SoC Blockset /内存

描述

AXI4随机存取存储器块模型之间的连接两个硬件算法通过外部内存,使用MathWorks®简化AXI4经理协议。作者和读者都是经理,读写请求发送到内存块。外部非托管内存(没有逻辑的缓冲区,循环缓冲区)。为了保证数据的完整性,读者和作家协调访问时间。

这一块相当于一个内存通道块的渠道类型参数设置为AXI4随机存取连接到一个内存控制器块。

内存通道块控制器连接到一个内存块,取而代之的是一个AXI4随机存取内存块

有关更多信息,请参见简化AXI4主界面

港口

输入

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这个信号包含了数据到内存中。

数据类型:||int8|int16|int32|int64|uint8|uint16|uint32|uint64|布尔|不动点

这个端口接收的控制总线数据使用者块,暗示消费者准备接受读数据块。这个输入是一个从读者读请求。创建控制泡沫,使用SoC总线的创造者块。

数据类型:ReadControlM2SBusObj

这个端口接收数据生产者块控制总线,表明生产者块准备发送数据。这个输入是一个作家写请求。创建控制总线,使用SoC总线的创造者块。

数据类型:WriteControlM2SBusObj

输出

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这个信号包含数据从内存读取。

数据类型:||int8|int16|int32|int64|uint8|uint16|uint32|uint64|布尔|不动点

这车代表了协议从内存通道总线数据消费者。单独的总线的信号,使用SoC总线选择器块。

数据类型:ReadControlS2MBusObj

这车代表了协议从内存通道总线数据生产商。单独的总线的信号,使用SoC总线选择器块。

数据类型:WriteControlS2MBusObj

参数

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内存模拟提供了两个级别的时间分辨率。选择其中一个选项:

  • 破裂的准确——模拟内存争用和高分辨率的时机。

  • 协议的准确——模拟AXI4协议握手顺序和低分辨率的时机。

主要

选择处理子系统(PS)之间或编程逻辑(PL)的记忆。

  • 如果所选董事会只支持PL内存,那么默认值是金宝appPL的记忆

  • 如果选择董事会支持只PS内存或PL内存,那么金宝app这个参数是只读的。

  • 如果所选板不是一个SoC董事会的支持,那么这个参数是不可见的。金宝app

在字节指定内存缓冲区的大小。

选择这个参数来启用presimulation内存初始化。

模拟内存的初始值,指定为以下之一:

  • 整数标量值0 - 255块复制和负载之间的这个值的内存位置。

  • 向量的uint8——块写向量的每个元素到一个内存位置。

    • 如果小于内存区域向量,这个向量与零填充内存区域的大小相匹配。

    • 如果大于内存区域向量,向量是截断匹配的内存区域的大小。

例子:0——初始化内存位置0。

例子:1:10——初始化前十的内存位置值1和0的其他地方。

依赖关系

要启用该参数,选择初始化内存

选择这个参数来启用postsimulation内存日志记录。

名字的变量来保存记忆的数据内容,指定为字符串或字符向量。

例子:“mem_content”

依赖关系

要启用该参数,选择日志记忆结束值

信号的属性

写入数据信号

wrData可以是一个多维数组。指定数组的维数作为一个整体的数字。

例子:样品1 -一个标量。

例子:[10 1]——一个向量十标量。

例子:(1080 1920),一个1080 p帧。框架包括1080行每行1920像素,每个像素是由三个值(为红、绿、蓝)。

指定的数据类型wrData端口。帮忙,单击按钮并选择数据类型的助理

在几秒钟内指定一个时间间隔定义块更新的频率。

当你不希望输出时间抵消,指定样品时间参数是一个标量。时间偏移量添加到输出,指定样品时间参数作为一个1——- - - - - -2向量,其中第一个元素是采样周期,第二个元素是偏移量。关于样品的更多信息*在仿真软件金宝app®,请参阅指定样品时间

选择这个参数来启用数据包装在最后信号的维度。的AXI4-Random访问内存块包的数据沿着最后一维信号。例如,如果通道数据类型uint32,尺寸是(1024 4)。如果你选择这个示例包装参数,那么内存通道产生1024读或写事务的128位。如果你清楚这个示例包装参数,32位的内存通道生成4096个事务。

这个图显示了数据信号与数据类型一致fixdt10 [4 x3)。包装数据时,三个10位词是连接和延长2位一个32位的字。当数据没有包装,每10位字被扩展为一个16位字。

最上面一行显示了数据对齐的样本10、10、10和2 32位。下面一行显示打开数据对齐的样本10 6和16位。

这个图显示了数据信号与数据类型一致uint8 [8 x3)。包装数据时,三个8位词是连接和延长8位一个32位的字。当数据没有包装,每个8位词是表示为一个8位的样本。

最上面一行显示了数据对齐的样本8 8 8 8 - 32位。最后一行显示了打开数据样本的8位对齐。

合并后的宽度不得超过512位被夷为平地的信号。

读取数据信号

选择这个盒子使用相同的尺寸和数据类型为读者和作者的通道。清晰的盒子来定制不同的尺寸和数据类型为读者和作家接口。

rdData可以是一个多维数组。指定数组的维数作为一个整体的数字。

例子:样品1 -一个标量。

例子:[10 1]——一个向量十标量。

例子:(1080 1920),一个1080 p帧。框架包括1080行每行1920像素,每个像素是由三个值(为红、绿、蓝)。

指定的数据类型rdData端口。帮忙,单击按钮并选择数据类型的助理

依赖关系

要启用该参数,清除输入输出数据信号匹配复选框。

在几秒钟内指定一个时间间隔定义块更新的频率。

当你不希望输出时间抵消,指定样品时间参数是一个标量。时间偏移量添加到输出,指定样品时间参数作为一个1——- - - - - -2向量,其中第一个元素是采样周期,第二个元素是偏移量。样品倍在仿真软件的更多信息,见金宝app指定样品时间

依赖关系

要启用该参数,清除输入输出数据信号匹配复选框。

选择这个参数来启用数据包装在最后信号的维度。的AXI4随机存取存储器块包的数据沿着最后一维信号。例如,如果通道数据类型uint32,尺寸是(1024 4)。如果你选择这个示例包装参数,那么内存通道产生1024读或写事务的128位。如果你清楚这个示例包装参数,32位的内存通道生成4096个事务。

这个图显示了数据信号与数据类型一致fixdt10 [4 x3)。包装数据时,三个10位词是连接和延长2位一个32位的字。当数据没有包装,每10位字被扩展为一个16位字。

最上面一行显示了数据对齐的样本10、10、10和2 32位。下面一行显示打开数据对齐的样本10 6和16位。

这个图显示了数据信号与数据类型一致uint8 [8 x3)。包装数据时,三个8位词是连接和延长8位一个32位的字。当数据没有包装,每个8位词是表示为一个8位的样本。

最上面一行显示了数据对齐的样本8 8 8 8 - 32位。最后一行显示了打开数据样本的8位对齐。

合并后的宽度不得超过512位被夷为平地的信号。

依赖关系

要启用该参数,清除输入输出数据信号匹配复选框。

性能

点击按钮打开内存控制器的性能图窗口。你可以选择情节带宽,破裂,或延迟。关于性能图表的更多信息,请参阅内存控制器延时情节

依赖关系

要启用该参数,选择破裂的准确内存模拟

扩展功能

HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。

定点转换
设计和模拟使用定点定点系统设计师™。

版本历史

介绍了R2022b

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