FPGA设计(顶级)
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包括MATLAB AXI大师的IP为基于主机的交互
使用基于主机的脚本在目标平台上集成的JTAG主控来初始化配置寄存器和内存区域在生成的设计。您还可以使用它来与之交互设计在运行以读回诊断信息。JTAG主控可以用来代替或除了嵌入式处理器在目标平台上。
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默认值:在,从
包括处理系统
对于处理器的平台,包括处理系统。处理系统必须包括在使用嵌入式编码器®生成嵌入式软件。
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默认值:从,在
中断延迟(s)
延迟从硬件维护一个中断的中断服务例程的开始。
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默认值:0.00001
寄存器配置时钟频率(MHz)
系统配置时钟驱动器的配置接口注册供应商系统中IP核。User-authored仿金宝app真软件®IP核将利用下面的参数配置寄存器的公共汽车。
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默认值:50
IP核心的时钟频率(MHz)
时钟生成所有Simulink-bas金宝apped HDL IP核。一个时钟驱动所有的IP和用于datapath公司和配置寄存器逻辑。
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默认值:One hundred.
