硬件实现窗格- MATLAB & Simulink - MathWorks Es金宝apppaña - 金宝app,下载188bet金宝搏,金宝搏官方网站

帮助中心帮助中心

硬件实现面板

硬件实现窗格概述

硬件板设置

参数	描述	默认值
处理单元	SoC模型中模型参考块的处理器。	`没有一个`

设计的映射

参数	描述	默认值
设计的映射	打开硬件映射工具。	不适用

模拟中的任务剖析

参数	描述	默认值
在SDI展示	显示在模拟中收集的任务执行数据模拟数据检查器应用程序。	`在`
保存到文件	将任务执行数据保存到文件中。	`在`
覆盖文件	覆盖上一个任务执行数据文件。	`从`

处理器上的任务分析

参数	描述	默认值
在SDI展示	中显示在硬件上收集的任务执行数据模拟数据检查器应用程序。	`从`
保存到文件	将任务执行数据保存到文件中。	`从`
覆盖文件	覆盖上一个任务执行数据文件。	`从`
仪表	选择执行代码插装或内核插装。	`代码`
分析时间	选择是否在无限或有限的时间内执行内核分析。	`无限的`

操作系统/调度器

参数	描述	默认值
操作系统/调度器	在模拟任务时指定操作系统的内核延迟时间。	`0`

任务和内存模拟

参数	描述	默认值
设置模拟任务持续时间和内存访问的种子	设置随机数生成器种子。	`从`
种子值	指定用于模拟任务持续时间偏差的种子值。	`默认的`
在任务开始时缓存输入数据	在任务开始时缓存输入数据。	`从`

板参数

参数	描述	默认值
设备地址	硬件板或设备的网络地址。	`192.168.1.10`
用户名	登录`用户名`在硬件板或设备上。	`根`
密码	硬件板或设备上的登录密码。	`根`

处理器

参数	描述	默认值
核数	设置处理器的CPU核数。	`1`

期权

参数	描述	默认值
建立行动	定义了如何SoC建设者工具在您构建模型时作出响应。	`构建、加载和运行`

孵蛋的

参数	描述	默认值
CPU时钟(MHz)	CPU时钟频率，单位为MHz。	`1000`

外部模式

参数	描述	默认值
通信接口	传输层用于在开发计算机和硬件之间交换数据。	`TCP / IP`
在后台线程中运行外部模式	在后台任务中执行生成的代码中的外部模式引擎。	`禁用`
港口	硬件板的IP地址。	`17725`
详细的	在诊断查看器中启用外部模式执行进度和更新的视图。	`禁用`

FPGA设计(顶层)

参数	描述	默认值
查看/编辑内存映射	选择是否执行全局合成或每个IP核合成。	`每个IP断章取义`
包含“MATLAB as AXI Master”IP，用于基于主机的交互	在目标平台上使用带有集成JTAG主服务器的基于主机的脚本。	`在`
包括处理系统	对于基于处理器的平台，包括处理系统。	`在`
中断延迟(秒)	从硬件断言中断到中断服务例程开始的延迟。	`0.00001`
寄存器配置时钟频率(MHz)	系统配置时钟驱动系统中供应商IP核的配置注册接口。	`50`
IP核心时钟频率(MHz)	所有Simulink的时钟金宝app^®基于生成的HDL IP核。	`One hundred.`

FPGA设计(PS mem控制器)

这些参数的缺省值因单板而异。

参数	描述	默认值
控制器时钟频率(MHz)	PS内存互连与PS内存控制器之间的数据路径频率。	`200`
控制器数据宽度(位)	PS存储器互连与PS存储器控制器之间的数据路径的位宽。	`64`
带宽降额(%)	对于每100个时钟，将延迟该数量时钟的所有事务执行。	`2．3`
第一次写传输延迟(时钟)	写请求和开始传输之间的时钟周期数。	`4`
最后一次写传输延迟(时钟)	从写传输结束到事务完成之间的时钟周期数。	`4`
首读传输延迟(时钟)	读请求和开始传输之间的时钟周期数。	`5`
最后一次读传输延迟(时钟)	从读传输结束到事务完成之间的时钟周期数。	`1`

FPGA设计(PL mem控制器)

这些参数的缺省值因单板而异。

参数	描述	默认值
控制器时钟频率(MHz)	PL存储器互连与PL存储器控制器之间的数据路径频率。	`200`
控制器数据宽度(位)	PL内存互连与PL内存控制器之间的数据路径的位宽。	`64`
带宽降额(%)	对于每100个时钟，将延迟该数量时钟的所有事务执行。	`2．3`
第一次写传输延迟(时钟)	写请求和开始传输之间的时钟周期数。	`4`
最后一次写传输延迟(时钟)	从写传输结束到事务完成之间的时钟周期数。	`4`
首读传输延迟(时钟)	读请求和开始传输之间的时钟周期数。	`5`
最后一次读传输延迟(时钟)	从读传输结束到事务完成之间的时钟周期数。	`1`

FPGA设计(mem通道)

参数	描述	默认值
互连时钟频率(MHz)	到互连控制器的主数据路径的频率，单位为MHz。	`200`
互连数据宽度(位)	以位为单位连接控制器的主数据路径的数据宽度。	`64`
互连FIFO深度(num突发)	在数据丢失之前可以缓冲的最大突发数。	`12`
互连几乎全深度	当接近全部深度时，附加的通道协议接口块断言数据源的反压力。	`8`

FPGA设计(调试)

参数	描述	默认值
内存通道诊断级别	内存通道的内部操作可以用于调试或诊断分析。	`基本诊断信号`
包括AXI互连监视器	收集内存互连的性能指标，如数据吞吐量、延迟和执行的突发数。	`从`
跟踪捕获深度	Trace模式下可登录的最大Trace条目数	`1024`