指导ID

2.4.3

严重程度

强制性的

描述

的变体子系统、变体模型变体装配子系统块模板预配置子系统包含两个子系统模块使用变体的选择。在仿真中,控制决定这两个子系统的一个变体是活跃的。因此,您可以使用不同的子系统来创建两个不同的配置或子系统的行为,然后指定活动的配置模型编译阶段或simulation-loop仿真阶段。

例如,打开模型hdlcoder_variant_subsystem_design.slx。如果你打开DUT子系统,子系统块,你看到一个变体分。不同的子系统有两个不同的子系统,互相起作用和人事处。如果你打开块参数对话框分子系统,你看到的变异控制表达式和条件决定哪个子系统,使在模拟。的变体激活时间决定在这阶段的模拟,使子系统。在这种情况下,Rcp是1和激活时间更新图。的互相起作用在仿真子系统变得活跃。

load_system (“hdlcoder_variant_subsystem_design”)set_param (“hdlcoder_variant_subsystem_design”,“SimulationCommand”,“更新”)open_system (“hdlcoder_variant_subsystem_design / DUT /鸿沟”)

生成的代码

生成HDL代码,运行这个命令:

makehdl (hdlcoder_variant_subsystem_design / DUT的);

一个高密度脂蛋白的文件名称Recip.vhd是生成的,因为互相起作用子系统是活跃在代码生成时间,因此生成的代码。

为两个生成HDL代码互相起作用和人事处,改变这些参数的设置参数的对话框分子系统,然后运行makehdl命令。

1。集变体激活时间来启动。

set_param (“hdlcoder_variant_subsystem_design / DUT /鸿沟”,“VariantActivationTime”,“启动”)

2。设置变量控制变量Rcp类型的金宝appSimulink.VariantControl,正常的MATLAB®变量,或金宝appSimulink.Parameter并将其值设置为一个整数值。在这个例子中,Rcp是一个正常的MATLAB变量与一个吗int16价值。

Rcp = int16 (1);

3所示。集允许控制零活跃的变体来在。

set_param (“hdlcoder_variant_subsystem_design / DUT /鸿沟”,“AllowZeroVariantControls”,“上”)

4所示。集传播条件子系统之外的变体来从。

set_param (“hdlcoder_variant_subsystem_design / DUT /鸿沟”,“PropagateVariantConditions”,“关闭”)

注意:确保治疗作为原子单元的互相起作用和人事处子系统设置为在。

set_param (“hdlcoder_variant_subsystem_design / DUT /分/倒数的,“TreatAsAtomicUnit”,“上”)set_param (“hdlcoder_variant_subsystem_design / DUT /分/ Op”,“TreatAsAtomicUnit”,“上”)

使用以下命令生成HDL代码。

makehdl (hdlcoder_variant_subsystem_design / DUT的);

高密度脂蛋白的文件名称Recip.vhd和Op.vhd因为生成的代码生成的吗互相起作用和人事处子系统。

高密度脂蛋白编码器生成以下子系统硬件描述语言(VHDL)®代码变体分,其变异控制变量设置为一个可调参数,Rcp。代码生成器创建一个DUT港口和添加了一个注释表明端口对应一个可调参数。你可以改变的价值Rcp通过提供价值映射到芯片上的针Rcp。

实体分配端口(std_logic clk:;重置:std_logic;在std_logic enb:;in_dividend: std_logic_vector(15报纸0);——sfix16_En14 in_divisor: std_logic_vector(15报纸0);——sfix16_En13 Rcp: std_logic_vector(23报纸0);——sfix24_En9可调端口out_rsvd: std_logic_vector(23报纸0)——sfix24_En9);结束分裂;

VariantMerge_For_Outport_out_out1 < = Op_out1_signed当Selected_Index_floor = to_signed(16 # 0001 #, 15)其他Recip_out1_signed当Selected_Index_floor = to_signed GroundForVM_out_out1其他(16 # 0002 #,15);

指导ID

2.4.4

严重程度

推荐

描述

建模一个大型设计等级会增加代码生成时间。如果您指定代的报告,比如可跟踪性报告,代码生成时间可以进一步显著增加。为了避免这种性能问题,建议您设计分割成较小的分区。使用模型块统一模型,由较小的分区。它还支持增量代码生成。您可以生成父的HDL代码模型或被引用的模型。看到生成的HDL代码,hdlsrc文件夹中,创建一个文件夹为父模型与一个单独的文件夹被引用的模型。

当生成HDL试验台,如果试验台由块连续采样时间进行操作,你可以把DUT参考模型。这一转换使DUT以固定步运行,离散样本。欲了解更多,请看转换DUT子系统模型参考Testbenches连续块。

例如,打开模型hdlcoder_divide_parentmodel.slx。当你双击DUT子系统,你看到一个模型块引用模型hdlcoder_divide_referencedmodel。

load_system (“hdlcoder_divide_parentmodel”)set_param (“hdlcoder_divide_parentmodel”,“SimulationCommand”,“更新”)open_system (“hdlcoder_divide_parentmodel / DUT”)

看到引用的模型中,双击模型块:

open_system (“hdlcoder_divide_parentmodel / DUT /模式”)

生成HDL代码,输入这个命令:

makehdl (“hdlcoder_divide_parentmodel / DUT”)

有关更多信息,请参见模型引用HDL代码生成。