makehdl
从模型、子系统或模型引用生成HDL RTL代码
描述
例子
为当前模型生成VHDL
这个例子展示了如何为对称FIR模型生成VHDL。
打开sfir_fixed
模型。
sfir_fixed
为当前模型生成HDL代码,代码生成选项设置为默认值。
makehdl (“sfir_fixed / symmetric_fir”,“TargetDirectory”,“C: \ GenVHDL \ hdlsrc”)
为'sfir_fixed/symmetric_fir'生成HDL。###开始HDL检查。开始生成'sfir_fixed'的VHDL代码。###工作在sfir_fixed/symmetric_fir为C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir.vhd。###创建HDL代码生成检查报告文件://C:\GenVHDL\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL检查'sfir_fixed',完成0错误,0警告和0消息。HDL代码生成完成。
生成的VHDL代码保存在hdlsrc
文件夹中。
为模型中的子系统生成Verilog
为子系统生成Verilog®symmetric_fir
在模型内sfir_fixed
。
打开sfir_fixed
模型。
sfir_fixed;
该模型将在新的Simulink®窗口中打开。金宝app
生成Verilogsymmetric_fir
子系统。
makehdl (“sfir_fixed / symmetric_fir”,“开发”,“Verilog”,…“TargetDirectory”,“C: / Generate_Verilog / hdlsrc”)
为'sfir_fixed/symmetric_fir'生成HDL。###开始HDL检查。开始为'sfir_fixed'生成Verilog代码。###将sfir_fixed/symmetric_fir修改为C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir.v。###创建HDL代码生成检查报告文件://C:\Generate_Verilog\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL检查'sfir_fixed',完成0错误,0警告和0消息。HDL代码生成完成。
生成的Verilog代码symmetric_fir
子系统保存在hdlsrc \ sfir_fixed \ symmetric_fir.v
。
关闭模型。
bdclose (“sfir_fixed”);
检查子系统与HDL代码生成的兼容性
检查子系统symmetric_fir
兼容HDL代码生成,然后生成HDL。
打开sfir_fixed
模型。
sfir_fixed
该模型将在新的Simulink®窗口中打开。金宝app
使用checkhdl
命令用于检查symmetric_fir
子系统兼容HDL代码生成。
hdlset_param (“sfir_fixed”,“TargetDirectory”,“C: / HDL_Checks / hdlsrc”);checkhdl (“sfir_fixed / symmetric_fir”)
###开始HDL检查。###创建HDL代码生成检查报告文件://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL检查'sfir_fixed',完成0错误,0警告和0消息。
checkhdl
这意味着该模型可以兼容HDL代码生成。要生成代码,请使用makehdl
makehdl (“sfir_fixed / symmetric_fir”)
为'sfir_fixed/symmetric_fir'生成HDL。使用模型的配置集sfir_fixed为HDL Code Generation参数。###开始HDL检查。开始生成'sfir_fixed'的VHDL代码。###将sfir_fixed/symmetric_fir修改为C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir.vhd。###创建HDL代码生成检查报告文件://C:\HDL_Checks\hdlsrc\sfir_fixed\symmetric_fir_report.html ### HDL检查'sfir_fixed',完成0错误,0警告和0消息。HDL代码生成完成。
生成的VHDL®代码symmetric_fir
子系统保存在hdlsrc \ sfir_fixed \ symmetric_fir.vhd
。
关闭模型。
bdclose (“sfir_fixed”);
输入参数
dut
- - - - - -DUT模型或子系统名称
特征向量
指定为子系统名称,顶级模型名称,或具有完整层次路径的模型引用名称。
例子:“top_level_name”
例子:“top_level_name / subsysA subsysB / codegen_subsys_name '
名称-值对参数
指定可选的逗号分隔对名称,值
参数。名字
是参数名和吗价值
是对应的值。名字
必须出现在引号内。可以以任意顺序指定多个名称和值对参数,如Name1, Value1,…,的家
。
“开发”、“Verilog”
“SynthesisTool”
- - - - - -合成工具
”
(默认)|《另类四分之一II》
|“Xilinx ISE”
|“Xilinx Vivado”
指定将生成的HDL代码作为字符向量的合成工具。有关更多信息,请参见合成工具。
“SynthesisToolChipFamily”
- - - - - -合成工具芯片系列
”
(默认)|特征向量
为目标设备指定合成工具芯片系列作为字符向量。有关更多信息,请参见家庭。
“SynthesisToolDeviceName”
- - - - - -合成工具设备名称
”
(默认)|特征向量
将目标设备的合成工具设备名称指定为字符向量。有关更多信息,请参见设备。
“SynthesisToolPackageName”
- - - - - -合成工具包名称
”
(默认)|特征向量
将目标设备的合成工具包名称指定为字符向量。有关更多信息,请参见包。
“SynthesisToolSpeedValue”
- - - - - -综合刀具速度值
”
(默认)|特征向量
将目标设备的合成工具速度值指定为字符向量。有关更多信息,请参见速度。
“TargetFrequency”
- - - - - -目标频率(MHz)
”
(默认)|特征向量
指定以MHz为单位的目标频率作为字符向量。有关更多信息,请参见目标频率参数。
“BalanceDelays”
- - - - - -延迟平衡
“上”
(默认)|“关闭”
指定是否在模型上启用延迟均衡。有关更多信息,请参见平衡延迟。
“RAMMappingThreshold”
- - - - - -映射到RAM而不是寄存器的最小RAM大小
256(默认)|正整数
以位为单位指定映射到RAM而不是寄存器所需的最小RAM大小。有关更多信息,请参见RAM映射阈值(位)。
“MapPipelineDelaysToRAM”
- - - - - -将生成的HDL代码中的管道寄存器映射到RAM
“关闭”
(默认)|“上”
指定是否将生成的HDL代码中的管道寄存器映射到FPGA上的块ram。有关更多信息,请参见将管道延迟映射到RAM。
“TransformNonZeroInitValDelay”
- - - - - -变换初始值非零的延迟
“上”
(默认)|“关闭”
指定是否转换延迟具有非零初始值的块延迟初始值为零的块。有关更多信息,请参见变换非零初值延时。
“MultiplierPartitioningThreshold”
- - - - - -基于阈值的分区乘数
“正”
(默认)|正整数
分区乘数在设计中基于一个阈值。阈值必须是正整数,N
。有关更多信息,请参见乘数划分阈值。
“MulticyclePathInfo”
- - - - - -多循环路径约束文件生成
“关闭”
(默认)|“上”
生成多循环路径约束文本文件。有关更多信息,请参见寄存器到寄存器的路径信息。
“MulticyclePathConstraints”
- - - - - -启用基于多循环路径约束的文件生成
“关闭”
(默认)|“上”
生成一个基于启用的多循环路径约束文件。有关更多信息,请参见启用基于约束的。
“DistributedPipeliningPriority”
- - - - - -为分布式流水线算法指定优先级
“NumericalIntegrity”
(默认)|“性能”
指定是否优先考虑数字完整性或性能的分布式流水线优化。有关更多信息,请参见分布式流水线优先级。
“HierarchicalDistPipelining”
- - - - - -分层分布式流水线
“关闭”
(默认)|“上”
在模型上应用分层分布式流水线优化,以跨层次移动延迟。有关更多信息,请参见分层分布式流水线。
“PreserveDesignDelays”
- - - - - -防止分布式流水线导致设计延迟
“关闭”
(默认)|“上”
在模型中分配设计延迟。有关更多信息,请参见保留设计延迟。
“ClockRatePipelining”
- - - - - -以时钟速率而不是多周期路径的数据速率插入管道寄存器
“上”
(默认)|“关闭”
以时钟速率或数据速率插入管道寄存器。有关更多信息,请参见时钟频率流水线。
“ClockRatePipelineOutputPorts”
- - - - - -DUT端口的时钟速率流水线
“上”
(默认)|“关闭”
开启被测端口时钟速率流水线。有关更多信息,请参见允许被测设备输出端口的时钟速率流水线。
“AdaptivePipelining”
- - - - - -插入自适应管道
“上”
(默认)|“关闭”
在设计中插入自适应管道寄存器。有关更多信息,请参见自适应流水线。
“ShareAdders”
- - - - - -共享加法器的设计
“关闭”
(默认)|“上”
在设计中使用资源共享优化来共享加法。有关更多信息,请参见分享方案。
“AdderSharingMinimumBitwidth”
- - - - - -共享加法器的最小位宽
0
(默认)|正整数
资源共享优化的共享加法器的最小位宽,指定为正整数。有关更多信息,请参见共享最小位宽的加法器。
“ShareMultipliers”
- - - - - -在设计中共享乘数
“上”
(默认)|“上”
在设计中使用资源共享优化来共享乘数。有关更多信息,请参见分享乘数。
“MultiplierSharingMinimumBitwidth”
- - - - - -资源共享乘法器的最小位宽
0
(默认)|正整数
资源共享优化的共享乘法器的最小位宽,指定为正整数。有关更多信息,请参见乘法器共享最小位宽。
“MultiplierPromotionThreshold”
- - - - - -最小提升字长
0
(默认)|正整数
代码生成器提升乘数以与其他乘数共享的最小字长。有关更多信息,请参见乘数提升阈值。
“ShareMultiplyAdds”
- - - - - -在设计中共享乘法-添加块
“上”
(默认)|“上”
使用资源共享优化进行共享Multiply-Add设计中的积木。有关更多信息,请参见分享乘数。
“MultiplyAddSharingMinimumBitwidth”
- - - - - -共享multiadd块的最小位宽
0
(默认)|正整数
共享的最小位宽Multiply-Add块用于资源共享优化,指定为正整数。有关更多信息,请参见乘法-添加块共享最小位宽。
“ShareAtomicSubsystems”
- - - - - -在设计中共享原子子系统
“上”
(默认)|“上”
使用资源共享优化进行共享原子子系统设计中的积木。有关更多信息,请参见共享原子子系统。
“ShareMATLABBlocks”
- - - - - -在设计中共享MATLAB函数块
“上”
(默认)|“上”
使用资源共享优化进行共享MATLAB函数设计中的积木。有关更多信息,请参见共享MATLAB函数块。
“ShareFloatingPointIPs”
- - - - - -在设计中共享浮点ip
“上”
(默认)|“上”
在设计中使用资源共享优化来共享浮点ip。有关更多信息,请参见共享浮点ip。
“可追溯性”
- - - - - -生成具有HDL和模型之间映射链接的报告
“关闭”
(默认)|“上”
生成具有从代码到模型和从模型到代码导航的超链接的可跟踪性报告。有关更多信息,请参见生成跟踪报告。
“TraceabilityStyle”
- - - - - -行级或基于注释的可追溯性样式
“LineLevel”
(默认)|“CommentBased”
生成一个可跟踪性报告,该报告具有来自每行的超链接,或者指向用于从代码到模型和从模型到代码导航的代码块的注释。有关更多信息,请参见可追溯性风格。
“ResourceReport”
- - - - - -生成资源利用报告
“关闭”
(默认)|“上”
生成资源利用率报告,显示生成的HDL代码所使用的硬件资源数量。有关更多信息,请参见生成资源利用率报告。
“OptimizationReport”
- - - - - -生成优化报告
“关闭”
(默认)|“上”
生成一个优化报告,显示诸如流、共享和分布式管道等优化的效果。有关更多信息,请参见生成优化报告。
“HDLGenerateWebview”
- - - - - -包含模型Web视图
“上”
(默认)|“关闭”
在代码生成报告中生成模型的web视图,以便在代码和模型之间轻松导航。有关更多信息,请参见生成模型Web视图。
“ResetType”
- - - - - -重置类型
“异步”
(默认)|“同步”
在生成的HDL代码中指定是使用同步复位还是异步复位。有关更多信息,请参见重置类型。
“ResetAssertedLevel”
- - - - - -复位的断言(活动)级别
高电平的
(默认)|“校验”
指定复位输入信号是否使用active-high或active-low断言电平。有关更多信息,请参见复位断言电平。
“ClockInputPort”
- - - - - -时钟输入端口名称
“时钟”
(默认)|特征向量
将时钟输入端口名称指定为字符向量。有关更多信息,请参见时钟输入端口。
“ClockEnableInputPort”
- - - - - -时钟使能输入端口名称
“clk_enable”
(默认)|特征向量
将时钟启用输入端口名称指定为字符向量。有关更多信息,请参见时钟使能输入端口。
“ResetInputPort”
- - - - - -复位输入端口名称
“重置”
(默认)|特征向量
重置输入端口名称,指定为字符向量。
有关更多信息,请参见复位输入端口。
“ClockEdge”
- - - - - -有源时钟边
“上升”
(默认)|“下降”
为生成的HDL代码指定活动时钟边。有关更多信息,请参见时钟边缘
“ClockInputs”
- - - - - -单或多时钟输入
“单一”
(默认)|“多”
在HDL代码中指定是生成单个还是多个时钟输入。有关更多信息,请参见时钟输入。
过采样的
- - - - - -全局时钟的过采样因子
1
(默认)|大于或等于0的整数
全局过采样时钟的频率,指定为模型基本速率的整数倍。有关更多信息,请参见过采样因子。
“UserComment”
- - - - - -HDL文件头注释
特征向量
在生成的HDL和测试台文件的头文件中指定注释行。有关更多信息,请参见标题注释。
“VerilogFileExtension”
- - - - - -Verilog®文件扩展名
“.v”
(默认)|特征向量
为生成的Verilog文件指定文件扩展名。有关更多信息,请参见Verilog文件扩展名。
“VHDLFileExtension”
- - - - - -硬件描述语言(VHDL)®文件扩展名
“.vhd”
(默认)|特征向量
为生成的VHDL文件指定文件扩展名。有关更多信息,请参见VHDL文件扩展名。
“EntityConflictPostfix”
- - - - - -重复VHDL实体或Verilog模块名称的后缀
“_block”
(默认)|特征向量
将后缀指定为解析重复实体名或模块名的字符向量。有关更多信息,请参见实体冲突后缀。
“PackagePostfix”
- - - - - -包文件名的后缀
“_pkg”
(默认)|特征向量
将包文件名的后缀指定为字符向量。有关更多信息,请参见包后缀。
“ReservedWordPostfix”
- - - - - -与VHDL或Verilog保留字冲突的名称后缀
“_rsvd”
(默认)|特征向量
有关更多信息,请参见保留字后缀。
“SplitEntityArch”
- - - - - -将VHDL实体和体系结构拆分到单独的文件中
“关闭”
(默认)|“上”
有关更多信息,请参见分割实体和体系结构。
“SplitEntityFilePostfix”
- - - - - -VHDL实体文件名的后缀
“_entity”
(默认)|特征向量
有关更多信息,请参见拆分实体文件后缀。
“SplitArchFilePostfix”
- - - - - -VHDL架构文件名的后缀
“_arch”
(默认)|特征向量
有关更多信息,请参见拆分arch文件后缀。
“VHDLArchitectureName”
- - - - - -VHDL架构名称
rtl的
(默认)|特征向量
有关更多信息,请参见VHDL架构名称。
“ClockProcessPostfix”
- - - - - -时钟进程名的后缀
“_process”
(默认)|特征向量
将时钟进程名的后缀指定为字符向量。有关更多信息,请参见时钟进程后缀部分时钟设置和定时控制器后缀参数。
“ComplexImagPostfix”
- - - - - -复数信号虚部的后缀
“_im”
(默认)|特征向量
有关更多信息,请参见复数虚部后缀在复杂信号后缀参数。
“ComplexRealPostfix”
- - - - - -复数信号名称虚部的后缀
“_re”
(默认)|特征向量
有关更多信息,请参见复数实部后缀在复杂信号后缀参数。
“EnablePrefix”
- - - - - -内部启用信号的前缀
' enb '
(默认)|特征向量
内部时钟使能和控制流使能信号的前缀,指定为字符向量。有关更多信息,请参见时钟使能设置和参数。
“ModulePrefix”
- - - - - -模块或实体名称的前缀
”
(默认)|特征向量
为生成的HDL代码中的每个模块或实体名称指定一个前缀。HDL Coder™也将此前缀应用于生成的脚本文件名
有关更多信息,请参见ModulePrefix在特定语言标识符和后缀参数。
“TimingControllerPostfix”
- - - - - -定时控制器名称的后缀
“_tc”
(默认)|特征向量
有关更多信息,请参见定时控制器后缀在时钟设置和定时控制器后缀参数。
“PipelinePostfix”
- - - - - -输入和输出管道寄存器名的后缀
“_pipe”
(默认)|特征向量
有关更多信息,请参见管道后缀。
“VHDLLibraryName”
- - - - - -VHDL库名
‘工作’
(默认)|特征向量
有关更多信息,请参见VHDL库名。
“UseSingleLibrary”
- - - - - -生成VHDL代码模型引用到一个单一的库
“关闭”
(默认)|“上”
有关更多信息,请参见生成VHDL代码模型引用到一个单一的库。
“BlockGenerateLabel”
- - - - - -块标签后缀为VHDL生成
语句
“_gen”
(默认)|特征向量
有关更多信息,请参见块生成标签。
“OutputGenerateLabel”
- - - - - -输出赋值标签后缀为VHDL生成
语句
“outputgen”
(默认)|特征向量
有关更多信息,请参见输出生成标签。
“InstanceGenerateLabel”
- - - - - -VHDL的实例段标签后缀生成
语句
“_gen”
(默认)|特征向量
有关更多信息,请参见实例生成标签。
“InstancePostfix”
- - - - - -生成的组件实例名的后缀
”
(默认)|特征向量
有关更多信息,请参见实例后缀。
“InstancePrefix”
- - - - - -生成的组件实例名的前缀
“u_”
(默认)|特征向量
有关更多信息,请参见实例的前缀。
“VectorPrefix”
- - - - - -向量名称的前缀
“vector_of_”
(默认)|特征向量
有关更多信息,请参见向量的前缀。
“HDLMapFilePostfix”
- - - - - -映射文件的后缀
“_map.txt”
(默认)|特征向量
有关更多信息,请参见映射文件后缀。
“InputType”
- - - - - -输入端口的HDL数据类型
“线”
或“std_logic_vector”
(默认)|“签署/无符号”
VHDL输入可以有“std_logic_vector”
或“签署/无符号”
数据类型。Verilog输入必须是“线”
。
有关更多信息,请参见输入输出端口和时钟使能输出类型参数。
“OutputType”
- - - - - -输出端口的HDL数据类型
“与输入数据类型相同”
(默认)|“std_logic_vector”
|“签署/无符号”
|“线”
VHDL输出即可“与输入数据类型相同”
,“std_logic_vector”
或“签署/无符号”
。Verilog输出必须为“线”
。
有关更多信息,请参见输入输出端口和时钟使能输出类型参数。
“ClockEnableOutputPort”
- - - - - -时钟使能输出端口名称
“ce_out”
(默认)|特征向量
时钟使能输出端口名称,指定为字符向量。
有关更多信息,请参见使能输出端口。
“MinimizeClockEnables”
- - - - - -省略单速率设计的时钟使能逻辑
“关闭”
(默认)|“上”
有关更多信息,请参见最小化时钟使能和复位信号参数。
“MinimizeGlobalResets”
- - - - - -省略单速率设计的全局复位逻辑
“关闭”
(默认)|“上”
有关更多信息,请参见最小化时钟使能和复位信号参数。
“TriggerAsClock”
- - - - - -在被触发子系统中使用触发信号作为时钟
“关闭”
(默认)|“上”
有关更多信息,请参见使用触发信号作为时钟。
“EnableTestPoints”
- - - - - -为测试点启用HDL DUT端口生成
“关闭”
(默认)|“上”
有关更多信息,请参见为测试点启用HDL DUT端口生成。
“ScalarizePorts”
- - - - - -将矢量端口平坦化为标量端口
“关闭”
(默认)|“上”
|“dutlevel”
有关更多信息,请参见Scalarize港口。
“UseAggregatesForConst”
- - - - - -用聚合表示常量值
“关闭”
(默认)|“上”
有关更多信息,请参见用聚合表示常量值。
“InlineMATLABBlockCode”
- - - - - -内联HDL代码的MATLAB函数块
“关闭”
(默认)|“上”
有关更多信息,请参见内联MATLAB函数块代码。
“InitializeBlockRAM”
- - - - - -RAM块的初始信号值生成
“上”
(默认)|“关闭”
有关更多信息,请参见初始化所有RAM块。
“RAMArchitecture”
- - - - - -内存架构
“WithClockEnable”
(默认)|“WithoutClockEnable”
有关更多信息,请参见内存架构。
“NoResetInitializationMode”
- - - - - -初始化无复位寄存器
“InsideModule”
(默认)|“没有”
|“脚本”
有关更多信息,请参见无复位寄存器初始化。
“MinimizeIntermediateSignals”
- - - - - -尽量减少中间信号
“关闭”
(默认)|“上”
有关更多信息,请参见尽量减少中间信号。
“LoopUnrolling”
- - - - - -展开硬件描述语言(VHDL)为
和生成
循环
“关闭”
(默认)|“上”
有关更多信息,请参见展开生成循环在VHDL代码。
“MaskParameterAsGeneric”
- - - - - -为具有相同掩码参数的子系统生成可重用代码
“关闭”
(默认)|“上”
有关更多信息,请参见从掩码子系统生成参数化HDL代码。
“EnumEncodingScheme”
- - - - - -展开硬件描述语言(VHDL)为
和生成
循环
“默认”
(默认)|“onehot”
|“twohot”
|“二元”
有关更多信息,请参见枚举类型编码方案。
“UseRisingEdge”
- - - - - -使用硬件描述语言(VHDL)rising_edge
或falling_edge
检测时钟转换的功能
“关闭”
(默认)|“上”
有关更多信息,请参见寄存器使用“rising_edge/falling_edge”样式在RTL风格参数。
“InlineConfigurations”
- - - - - -包括VHDL配置
“上”
(默认)|“关闭”
有关更多信息,请参见内联VHDL配置。
“SafeZeroConcat”
- - - - - -用于连接零的类型安全语法
“上”
(默认)|“关闭”
有关更多信息,请参见连接类型安全零。
“ObfuscateGeneratedHDLCode”
- - - - - -混淆生成的HDL代码
“关闭”
(默认)|“上”
指定是否要混淆生成的HDL代码。有关更多信息,请参见生成混淆的HDL代码。
“OptimizeTimingController”
- - - - - -优化定时控制器
“上”
(默认)|“关闭”
有关更多信息,请参见优化定时控制器
“TimingControllerArch”
- - - - - -定时控制器复位
“默认”
(默认)|“复位”
有关更多信息,请参见定时控制器结构
“CustomFileHeaderComment”
- - - - - -自定义文件头注释
”
(默认)|特征向量
有关更多信息,请参见自定义文件头注释。
“CustomFileFooterComment”
- - - - - -自定义文件页脚注释
”
(默认)|特征向量
有关更多信息,请参见自定义文件页脚注释。
“DateComment”
- - - - - -在报头中包含时间戳
“上”
(默认)|“关闭”
有关更多信息,请参见在报头中发出时间/日期戳在RTL标注参数。
“RequirementComments”
- - - - - -从代码生成报告链接到需求文档
“上”
(默认)|“关闭”
有关更多信息,请参见在块注释中包含需求。
“UseVerilogTimescale”
- - - - - -生成的时间表
编译器指令
“上”
(默认)|“关闭”
有关更多信息,请参见使用Verilog的时间刻度指令。
“时间尺度”
- - - - - -用verilog的时间表
规范
“时间尺度1 ns / 1 ns”
(默认)|特征向量
有关更多信息,请参见Verilog时间刻度规范。
“HDLCodingStandard”
- - - - - -指定HDL编码标准
特征向量
指定生成的HDL代码是否必须符合行业编码标准指南。有关更多信息,请参见选择编码标准和报告选项参数。
“HDLCodingStandardCustomizations”
- - - - - -指定HDL编码标准定制对象
hdlcoder。CodingStandard
对象
在生成HDL代码时,与行业编码标准一起使用的编码标准定制对象。有关更多信息,请参见hdlcoder。CodingStandard
。
“GeneratedModel”
- - - - - -用HDL代码输出生成的模型
“上”
(默认)|“关闭”
有关更多信息,请参见生成的模型。
“GenerateValidationModel”
- - - - - -使用生成的模型输出验证模型
“关闭”
(默认)|“上”
有关更多信息,请参见验证模型。
“GeneratedModelNamePrefix”
- - - - - -生成模型名称的前缀
“gm_”
(默认)|特征向量
有关更多信息,请参见生成模型名称的前缀。
“ValidationModelNameSuffix”
- - - - - -生成的验证模型名称的后缀
“_vnl”
(默认)|特征向量
有关更多信息,请参见验证模型名称的后缀。
“AutoPlace”
- - - - - -自动块放置在生成的模型
“上”
(默认)|“关闭”
有关更多信息,请参见自动块放置。
“高速公路”
- - - - - -生成模型中的自动信号路由
“上”
(默认)|“关闭”
有关更多信息,请参见自动信号路由。
“InterBlkHorzScale”
- - - - - -块间水平缩放
1.7
(默认)|正整数
有关更多信息,请参见块间水平缩放。
“InterBlkVertScale”
- - - - - -块间垂直缩放
1.2
(默认)|正整数
有关更多信息,请参见块间垂直缩放。
“HighlightFeedbackLoops”
- - - - - -强调抑制延迟平衡和优化的反馈回路
“上”
(默认)|“关闭”
指定是否在设计中突出显示反馈循环。有关更多信息,请参见强调抑制延迟平衡和优化的反馈回路。
“HighlightClockRatePipeliningDiagnostic”
- - - - - -高亮块抑制时钟速率流水线
“上”
(默认)|“关闭”
指定是否突出显示时钟速率流水线优化的障碍。有关更多信息,请参见高亮块抑制时钟速率流水线。
“DistributedPipeliningBarriers”
- - - - - -突出显示抑制分布式流水线的块
“上”
(默认)|“关闭”
有关更多信息,请参见突出显示抑制分布式流水线的块。
“DetectBlackBoxNameCollision”
- - - - - -检查黑箱接口中的名称冲突
“警告”
(默认)|“没有”
|“错误”
有关更多信息,请参见检查黑箱接口中的名称冲突。
“TreatRealsInGeneratedCodeAs”
- - - - - -自动块放置在生成的模型
“错误”
(默认)|“警告”
|“没有”
有关更多信息,请参见检查生成的HDL代码中是否存在实数。
“CodeGenerationOutput”
- - - - - -生成HDL代码并显示生成的模型
“GenerateHDLCode”
(默认)|“GenerateHDLCodeAndDisplayGeneratedModel”
|“DisplayGeneratedModelOnly”
指定是生成HDL代码,还是只显示生成的模型,还是生成HDL代码并显示生成的模型。有关更多信息,请参见生成HDL代码部分代码生成输出参数。
“GenerateHDLCode”
- - - - - -生成HDL代码
“上”
(默认)|“关闭”
生成模型的HDL代码。有关更多信息,请参见生成HDL代码部分代码生成输出参数。
“EDAScriptGeneration”
- - - - - -启用或禁用第三方工具的脚本生成功能
“上”
(默认)|“关闭”
有关更多信息,请参见生成EDA脚本。
“HDLCompileInit”
- - - - - -编译脚本初始化文本
“vlib % s \ n”
(默认)|特征向量
有关更多信息,请参见编译初始化。
“HDLCompileTerm”
- - - - - -编译脚本终止文本
”
(默认)|特征向量
有关更多信息,请参见编译终止。
“HDLCompileFilePostfix”
- - - - - -编译脚本文件名的后缀
“_compile.do”
(默认)|特征向量
有关更多信息,请参见编译文件后缀。
“HDLCompileVerilogCmd”
- - - - - -Verilog编译命令
'vlog %s %s\n'
(默认)|特征向量
Verilog编译命令,指定为字符向量。的SimulatorFlags
名称-值对指定第一个参数,模块名称指定第二个参数。
有关更多信息,请参见Verilog的编译命令。
“HDLCompileVHDLCmd”
- - - - - -VHDL编译命令
'vcom %s %s\n'
(默认)|特征向量
VHDL编译命令,指定为字符向量。的SimulatorFlags
名称-值对指定第一个参数,实体名称指定第二个参数。
有关更多信息,请参见编译命令为VHDL。
“HDLLintTool”
- - - - - -HDL绒线工具
“没有”
(默认)|“AscentLint”
|“勒达”
|“望远镜”
|“自定义”
有关更多信息,请参见选择HDL lint工具。
“HDLLintInit”
- - - - - -HDL lint初始化名称
特征向量
HDL lint初始化名称,指定为字符向量。默认值派生自HDLLintTool
名称-值对。
有关更多信息,请参见线头初始化。
“HDLLintCmd”
- - - - - -HDL lint命令
特征向量
HDL lint命令,指定为字符向量。默认值派生自HDLLintTool
名称-值对。
有关更多信息,请参见线头命令。
“HDLLintTerm”
- - - - - -HDL线段终端名称
特征向量
HDL lint终止,指定为字符向量。默认值派生自HDLLintTool
名称-值对。
有关更多信息,请参见线头终止。
“HDLSynthTool”
- - - - - -合成工具
“没有”
(默认)|“伊势”
|“自由人”
|“精度”
|“第四的”
|“Synplify”
|“Vivado”
|“自定义”
有关更多信息,请参见选择合成工具。
“HDLSynthCmd”
- - - - - -HDL合成命令
特征向量
HDL合成命令,指定为字符向量。默认值派生自HDLSynthTool
名称-值对。
有关更多信息,请参见合成的命令。
“HDLSynthFilePostfix”
- - - - - -合成脚本文件名的后缀
特征向量
HDL合成脚本文件名后缀,指定为字符向量。默认值派生自HDLSynthTool
名称-值对。
有关更多信息,请参见合成文件后缀。
“HDLSynthInit”
- - - - - -合成脚本初始化名称
特征向量
初始化的HDL合成脚本,指定为字符向量。默认值派生自HDLSynthTool
名称-值对。
有关更多信息,请参见合成初始化。
“HDLSynthTerm”
- - - - - -合成脚本终止名
特征向量
HDL合成脚本的终止名称。默认值派生自HDLSynthTool
名称-值对。
有关更多信息,请参见合成终止。
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