信号和数据类型支持- MATLAB和Sim金宝appulink金宝app - 金宝app,下载188bet金宝搏,金宝搏官方网站

信号和数据类型支持金宝app

HDL Coder™支金宝app持Simulink的代码生成金宝app^®信号类型和数据类型，还有一些特殊情况。

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如果您的DUT或模型中的其他块有许多输入或输出信号，您可以创建总线信号来提高模型的可读性。总线信号或总线是由其他称为元素的信号组成的复合信号。

您可以为使用虚拟总线和非虚拟总线的设计生成HDL代码。例如，您可以为包含以下内容的设计生成代码:

连接到总线的DUT子系统端口。
金宝appSimulink和Stateflow^®支持总线和HDL代码生成金宝app的块。

金宝app带有总线的支持块

支持总线的块是可以接受总线信号作为输入并产生总线信号作为输出的块。有关Simulink支持的支持总线的块的列表，请参见金宝app金宝appBus-Capable块．中支持总线功能的块的金宝app代码生成高密度脂蛋白编码器块库。要了解更多细节，请参阅每个块页面的“HDL代码生成”部分。支持的块金宝app包括:

此外，子系统、模型和这些用户定义的函数支持用于仿真和HDL代码生成的总线:金宝app

子系统
模型参考，请参见用于HDL代码生成的模型引用．
Stateflow图表(Stateflow)
MATLAB函数块
MATLAB系统块
视觉HDL工具箱™块，接受一个pixelcontrol控制输入总线

总线支持金宝app限制

类中不支持总线金宝appIP核生成工作流。此外，不能为使用以下功能的设计生成代码:

连接到总线的黑盒模型参考。
A的总线输入延迟非零块初始条件．

枚举

你可以为Simulink, MATLAB生成代码金宝app^®，或设计中的状态流枚举。

需求

枚举值必须是单调递增的。
枚举字符串必须具有唯一的名称，并且不能在Verilog中使用保留关键字^®或VHDL语言。
如果目标语言是Verilog，则所有枚举成员名在设计中必须是唯一的。

限制

以下工作流或验证方法不支持顶级DUT端口上的枚举:金宝app

IP核生成流程
FPGA交钥匙工作流程
金宝appSimulink实时FPGA I/O工作流程
USRP设备工作流的定制
FPGA-in-the-loop
高密度脂蛋白Cosimulation

矩阵

您可以在设计中对这些块使用矩阵类型。要了解更多细节，请参阅每个块页面的“HDL代码生成”部分。

HDL编码块库	金宝app支撑块
不连续	支持这些块:金宝app 死区继电器饱和
离散	支持这些块:金宝app 延迟离散时间积分器内存利用延迟单位延迟单位延迟启用同步 Unit Delay Enabled可重置同步单位延迟可重置同步零级举行
HDL浮点运算	的圆的函数支持Block。金宝app
高密度脂蛋白的操作	支持这个库中的所有块。金宝app
高密度脂蛋白公羊	不支持此库中的块。金宝app
高密度脂蛋白子系统	不支持此库中的块。金宝app
逻辑与位操作	支持这些块:金宝app 一些明确的位Concat 减少一些钻头旋转位设置一些转变位片提取部分逻辑运算符关系操作符移位运算
查找表	不支持此库中的块。金宝app
数学操作	支持这些块:金宝app 腹肌添加赋值偏见复杂到真实图像获得产品，包括矩阵乘法。矩阵连接数学函数实像到复杂重塑标志总和一元- 增量存储整数增量真实世界递减存储整数递减真实世界元素和元素乘积
模型验证	支持这个库中的所有块。金宝app
Model-Wide公用事业	的DocBlock是支持金宝app的。的模型信息Block不支持矩阵数据类型。金宝app
端口与子系统	的子系统支持Block。金宝app
信号的属性	支持这些块:金宝app 数据类型转换数据类型重复探针率转换信号转换信号规范
信号路由	支持这些块:金宝app Mux 多端口切换选择器开关
来源	支持这些块:金宝app 常数枚举常量轮廓尺寸
汇	支持这些块:金宝app 显示外港范围到工作空间到文件 XY图
用户定义函数	的MATLAB函数支持Block。金宝app