主要内容

情商,= =

确定平等

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描述

例子

一个= =B返回一个逻辑数组元素设置为逻辑1(真正的),数组一个B是相等的;否则,元素是合乎逻辑的0()。测试比较两种实部和虚部的数字数组。情商返回逻辑0(),一个B南或未定义的分类元素。

eq (一个,B)另一种方法是执行A = =,但很少使用。它使操作符重载为类。

例子

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创建两个向量包含真实和虚构的数字,然后比较平等的向量。

一个=(1 +我3 2 4 +);B =[1 2 4 + 3 +我];A = =
ans =1 x4逻辑阵列0 0 1 1

情商功能测试两个实部和虚部的平等,并返回逻辑1(真正的)只在两个部分都是平等的。

创建一个特征向量。

M =“杰作”;

测试特定的字符使用的存在= =

M = =“e”
ans =1 x11逻辑阵列0 0 0 0 1 0 0 0 1 0 1

逻辑的价值1(真正的)表示这个人物的存在“e”

创建一个分类数组与两个值:“头”“尾巴”

A =分类({“头”“头”“尾巴”;“尾巴”“头”“尾巴”})
一个=2 x3分类正面正面反面反面正面反面

找到所有的值“头”类别。

一个= =“头”
ans =2 x3逻辑阵列1 1 0 0 1 0

一个值的逻辑1(真正的)显示一个值的类别。

比较的行一个为平等。

(1:)= = (2,:)
ans =1 x3逻辑阵列0 1 1

一个值的逻辑1(真正的)表示有同等类别值的行。

许多数字用小数表示文本不能完全表示为二进制浮点数字。这导致小的差异的结果= =操作员反映。

执行一些减法操作在十进制数字表示并存储结果C

C = 0.5 -0.4 -0.1
C = -2.7756 e-17

确切的小数运算,C应该等于完全0。小值是由于二进制浮点运算的性质。

比较C0为平等。

C = = 0
ans =逻辑0

使用公差比较浮点数,托尔,而不是使用= =

托尔=每股收益(0.5);abs (C-0) <托尔
ans =逻辑1

两个数字,C0,更接近比连续两个浮点数近了0.5。在很多情况下,C可能像0

比较两个的元素datetime数组。

创建两个datetime阵列在不同的时区。

t1 =[2014年04 14 9 0 0;2014年,04,14日,10日,0,0);一个= datetime (t1,“时区”,“美国/ Los_Angeles”);一个。格式=“d-MMM-y HH: mm: ss Z”
一个=2 x1 datetime14 - -0700年4月- 2014年09:00:00 14 - 4月- 2014 10:00:00 -0700
t2 =[2014、04 14日12 0 0;2014年,04,14日,12日,30日0];B = datetime (t2,“时区”,“美国/ New_York”);B。格式=“d-MMM-y HH: mm: ss Z”
B =2 x1 datetime14 - -0400年4月- 2014年12:00:00 14 - 4月- 2014 12:30:00 -0400

检查元素在一个B是相等的。

A = =
ans =2 x1逻辑阵列1 0

输入参数

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操作数,指定为标量、向量、矩阵或多维数组。输入一个B必须是相同的大小或尺寸兼容(例如,一个是一个——- - - - - -N矩阵和B是一个标量或1——- - - - - -N行向量)。有关更多信息,请参见兼容数组大小的基本操作

你可以比较任何类型的数字输入,比较不受损失由于类型转换精度。

  • 如果一个输入分类可以是一个数组,其他输入分类数组,单元阵列特征向量,或一个字符向量。一个字符特征向量的向量展开成一个单元阵列相同大小的其他输入。如果两个输入顺序分类数组,它们必须有相同的组分类,包括他们的订单。如果两个输入分类数组没有顺序,他们可以有不同的分类。看到比较分类数组元素为更多的细节。

  • 如果一个输入datetime可以是一个数组,其他输入datetime数组,一个特征向量,特征向量的单元阵列。

  • 如果一个输入持续时间可以是一个数组,其他输入持续时间数组或数字数组。操作员把每个数值作为标准的24小时的天数。

  • 如果一个输入是一个字符串数组,其他输入可以是一个字符串数组,特征向量,或单元阵列的特征向量。对应的元素一个B字母顺序进行比较。

数据类型:||int8|int16|int32|int64|uint8|uint16|uint32|uint64|逻辑|字符|字符串|分类|datetime|持续时间
复数的支持:金宝app是的

提示

  • 当比较处理对象时,使用= =测试对象是否有相同的处理。使用isequal确定对象和不同的处理有相等的属性值。

兼容性的考虑

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行为改变R2016b

行为改变R2020b

扩展功能

HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。

之前介绍过的R2006a