主要内容

转置,”。

向量或矩阵转置

语法

描述

例子

B =一个”。返回nonconjugate置一个,即为每个元素交换行和列索引。如果一个包含复杂的元素一个。”不会影响信号的虚部。例如,如果(2)1 + 2我B =。,那么该元素B (2、3)1 + 2我

B = ' (一个)另一种方法是执行一个。”并支持运算符重载为类。

例子

全部折叠

创建一个实数矩阵,计算它的转置。B有相同的元素一个,但行B的列一个的列B的行一个

=魔法(4)
一个=4×416 2 3 13 5 11 10 8 9 7 6 12 4 14 15 1
B =。
B =4×416 5 9 4 2 7 11 14 3 10 6 15 13 8 12 1

创建一个包含复杂元素,计算其nonconjugate转置矩阵。B包含相同的元素一个,除了交换行和列。虚部是不变的迹象。

一个= [1 3 4-1i 2 + 2我;0 + 1我1-1i 5 6-1i]
一个=2×4复杂1.0000 + 0.0000我3.0000 + 0.0000 4.0000 - 1.0000 2.0000 0.0000 + 1.0000 + 2.0000我我5.0000 + 0.0000 1.0000 - 1.0000 6.0000 - 1.0000
B =。
B =4×2复杂1.0000 + 0.0000我3.0000 + 0.0000 + 1.0000 0.0000我1.0000 - 1.0000 4.0000 - 1.0000 5.0000 2.0000 + 2.0000 + 0.0000我6.0000 - 1.0000

输入参数

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输入数组,指定为一个向量或矩阵。

数据类型:||int8|int16|int32|int64|uint8|uint16|uint32|uint64|逻辑|字符|字符串|结构体|细胞|分类|datetime|持续时间|calendarDuration
复数的支持:金宝app是的

提示

  • 复杂的共轭转置运算符,一个“,也否定的标志的虚部复杂的元素一个

扩展功能

C / c++代码生成
生成C和c++代码使用MATLAB®编码器™。

GPU的代码生成
生成NVIDIA的CUDA®代码®GPU使用GPU编码器™。

HDL代码生成
生成FPGA和ASIC设计的Verilog和VHDL代码使用HDL编码器™。

之前介绍过的R2006a