MATLAB アルゴリズムからのボードに依存しない IP コアの生成 - MATLAB & Simulink - MathWorks 日本

MATLABアルゴリズムからのボードに依存しない IP コアの生成

HDL ワークフローアドバイザーを開いて Simulink^®モデルのIP Core Generationワークフローを実行する際、汎用の Xilinx^®プラットフォームや汎用の Intel^®プラットフォームを指定できます。この場合、任意のターゲットプラットフォームに統合可能な汎用の IP コアがワークフローで生成されます。IP コアを統合するには、ターゲットボードに対応するカスタムリファレンス設計を定義して登録します。

カスタム IP コアの生成の要件と制限

HDL IP コアを AXI4 スレーブインターフェイスなしで生成することはできません。少なくとも 1 つの DUT 端子を AXI4 インターフェイスまたは AXI4-Lite インターフェイスにマッピングしなければなりません。HDL IP コアを AXI4 スレーブインターフェイスなしで生成するには、Simulink の IP コア生成ワークフローを使用してください。詳細については、ボードに依存しない HDL IP コアの Simulink モデルからの生成を参照してください。

同じ IP コアで AXI4 インターフェイスと AXI4-Lite インターフェイスの両方にマッピングすることはできません。

AXi4-Lite インターフェイスの制限

入力と出力のビット幅は 32 ビット以下でなければなりません。
入力と出力はスカラーでなければなりません。

AXI4-Stream Video インターフェイスの制限

端子の幅は 32 ビットでなければなりません。
端子はスカラーでなければなりません。
最大で 1 つの入力ビデオ端子と出力ビデオ端子を使用できます。
AXI4-Stream Video インターフェイスは[コプロセッシング - ブロック]ではサポートされていません。[プロセッサ/FPGA 同期]がFree runningモードに設定されていなければなりません。Coprocessing – blockingモードはサポートされません。

ボードに依存しない IP コアの生成

Intel Qsys、Xilinx EDK、Xilinx IP Integrator などの組み込みシステムの統合環境で使用する目的で、ボードに依存しない IP コアを生成するには、次の手順に従います。

MATLAB^®設計とテストベンチを含むHDL编码器™プロジェクトを作成するか,既存のプロジェクトを開きます。
HDL ワークフローアドバイザーで、入力の型を定義して固定小数点への変換を実行します。
設計を固定小数点に変換する方法は、MATLAB アルゴリズムからの HDL コード生成および FPGA 合成を参照してください。
HDL ワークフローアドバイザーの[コード生成ターゲットを選択]タスクで、次の手順に従います。
- ワークフロー:[IP コアの生成]を選択します。
- プラットフォーム:[Generic Xilinx Platform]または[Generic Altera Platform]を選択します。
  選択に応じて、コードジェネレーターで自動的に[合成ツール]が設定されます。たとえば、[Generic Xilinx Platform]を選択すると、[合成ツール]が自動的に[Xilinx Vivado]になります。
- 追加ソースファイル: Verilog^®コードや VHDL^®コードの組み込みにhdl.BlackBoxの System object™ を使用する場合は、そのファイル名を入力します。各ファイル名をセミコロン (;) で区切って入力するか、[...]ボタンを使用してファイルを見つけます。ソースファイルの言語はターゲット言語と一致していなければなりません。
[ターゲットインターフェイスを設定]ステップで、[ターゲットプラットフォームインターフェイス]ドロップダウンリストから各端子のオプションを選択します。
[HDL コード生成]ステップで、必要に応じてコードの生成オプションを指定して、[実行]をクリックします。
HDL ワークフローアドバイザーのメッセージペインで、IP コアレポートのリンクをクリックして、生成された IP コアの詳細なドキュメンテーションを表示します。

参考

クラス

hdlcoder.Board|hdlcoder.ReferenceDesign