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HDL编码标准的定制属性

定制HDL编码标准

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HDL编码标准的定制属性控制HDL编码器™生成和检查代码根据指定的编码标准。通过改变属性值,您可以自定义规则和编码标准报告的外观。

引用一个特定的对象和属性,使用点符号:

社会= hdlcoder.CodingStandard(行业);len = cso.SignalPortParamNameLength.length;cso.ShowPassingRules。使= false;

生成的代码尽可能遵循自定义编码标准规则。如果编码标准后规则使HDL代码不可编译或unsynthesizable编码器不遵循规则。

编码标准报告

`ShowPassingRules`- - - - - -编码标准报告中显示传递规则
结构

显示或不显示编码标准报告中传递规则,指定为这个领域的结构。

场	描述
启用	设置为`真正的`编码标准报告中显示传递规则。设置为`假`只显示规则错误或警告。默认值是`真正的`。

基本编码规则

`HDLKeywords`- - - - - -检查HDL设计关键字的名字
结构

检查HDL设计关键字名称(规则cgsl - 1. a.a.3),指定为这个领域的结构。

场	描述
启用	设置为`真正的`检查HDL设计关键字的名字。设置为`假`如果你不想检查HDL设计关键字的名字。默认值是`真正的`。

`DetectDuplicateNamesCheck`- - - - - -检查重复名称
结构

检查重复名称在设计(规则cgsl - 1. a.a.5),指定为这个领域的结构。

场	描述
启用	设置为`真正的`在设计检查重复名称。设置为`假`如果你不想检查重复名称的设计。默认值是`真正的`。

`ModuleInstanceEntityNameLength`- - - - - -止回阀模块、实例和实体名称长度
结构

检查模块、实例和实体名称长度(规则cgsl - 1. a.b.1),指定为以下字段的结构。

场描述

启用

设置为真正的检查模块的长度,实例,实体名称。

设置为假如果你不想检查模块的长度,实例,实体名称。

默认值是真正的。

长度

最小和最大的长度模块、实例和实体名称名称,指定为一个2-element正整数的数组。

第一个元素是最小长度,第二个元素是最大长度。默认是32 [2]。

`SignalPortParamNameLength`- - - - - -检查信号、端口和参数名称长度
结构

检查信号、端口和参数名称长度(规则cgsl - 1. a.c.3),指定为以下字段的结构。

场描述

启用

设置为真正的检查信号的长度、端口和参数名称。

设置为假如果你不想检查信号的长度,港口,参数名称。

默认值是真正的。

长度

最小和最大的长度信号、端口和参数名称,指定为一个2-element正整数的数组。

第一个元素是最小长度。第二个元素是最大长度。默认值为40 [2]。

RTL描述规则

`MinimizeClockEnableCheck`- - - - - -检查时钟使信号
结构

检查时钟使信号生成的代码(规则cgsl - 2. c.c.4),指定为这个领域的结构。

场	描述
启用	设置为`真正的`减少时钟使生成的代码并检查时钟使代码生成后的信号。设置为`假`如果你不想检查时钟使信号在生成的代码中。默认值是`假`。

`RemoveResetCheck`- - - - - -检查复位信号
结构

检查复位信号的设计(规则cgsl - 2. c.c.5),指定为这个领域的结构。

场	描述
启用	设置为`真正的`最小化重置信号生成的代码并检查代码生成后复位信号。设置为`假`如果你不想检查复位信号的设计。默认值是`假`。

`AsynchronousResetCheck`- - - - - -在生成的代码中检查异步复位信号
结构

检查异步复位信号生成的代码(cgsl - 2. c.c.6),指定为这个领域的结构。

场	描述
启用	设置为`真正的`检查异步复位信号生成的代码。设置为`假`如果你不想在生成的代码中检查异步复位信号。默认值是`真正的`。

`MinimizeVariableUsage`- - - - - -减少使用的变量
结构

减少使用的变量(规则cgsl - 2. g),指定为这个领域的结构。

场	描述
启用	设置为`真正的`尽量减少使用变量。设置为`假`如果你不想减少变量的使用。默认值是`假`。

`ConditionalRegionCheck`- - - - - -检查条件语句的长度或总是块的过程
结构

检查条件语句的长度(if - else、案例和循环),分别描述了在过程块或一个总是阻止(规则cgsl - 2. - f.b.1),指定为以下字段的结构。

场描述

启用

设置为真正的检查条件语句的长度。

设置为假如果你不想检查条件语句的长度。

默认值是真正的。

长度

条件语句的数量分别描述过程中块(硬件描述语言(VHDL))或一个总是块(Verilog)。

缺省值是1。

`CascadedConditionalAssignmentCheck`- - - - - -检查是否有任务在多个级联控制区域相同的变量
结构

检查是否有作业相同的变量在多个级联控制区域在同一个过程块。这张支票对应cgsl f.b.1——2.。一个行业标准的指导方针,与这个字段指定为一个结构。

场	描述
启用	设置为`真正的`检查作业相同的变量在多个级联控制区域。设置为`假`如果你不想检查分配给相同的变量在多个级联控制区域。默认值是`假`。

`IfElseNesting`- - - - - -检查if - else语句嵌套深度
结构

检查if - else语句嵌套深度(规则cgsl - 2. g.c.1a),指定为以下字段的结构。

场描述

启用

设置为真正的检查if - else语句嵌套深度。

设置为假如果你不想检查if - else语句嵌套深度。

默认值是真正的。

深度

最大的if - else语句嵌套深度,指定为一个正整数。

默认是3。

`IfElseChain`- - - - - -检查if - else语句链长
结构

检查if - else语句链长(规则cgsl - 2. g.c.1c),指定为以下字段的结构。

场描述

启用

设置为真正的检查if - else语句链长。

设置为假如果你不想检查if - else语句链长。

默认值是真正的。

长度

最大长度的if - else语句链,指定为一个正整数。

默认是7。

`MultiplierBitWidth`- - - - - -检查乘数位宽度
结构

检查乘数位宽度(规则cgsl - 2. j.f.5),指定为以下字段的结构。

场描述

启用

设置为真正的检查乘数位宽度。

设置为假如果你不想检查乘数位宽度。

默认值是真正的。

宽度

乘数最大宽度,指定为一个正整数。

默认是16。

RTL设计规则

`LineLength`- - - - - -检查生成的代码线的长度
结构

检查生成的代码线长度(规则cgsl - 3. - a.d.5),指定为以下字段的结构。

场描述

启用

设置为真正的在生成的代码检查线的长度。

设置为假如果你不想在生成的代码检查线的长度。

默认值是真正的。

长度

每行最大数量的字符在生成的代码中,指定为一个正整数。

默认值是110。

`NonIntegerTypes`- - - - - -检查非整数常量
结构

检查非整数常量(规则cgsl - 3. b.d.1),指定为一个结构与以下领域。

场	描述
启用	设置为`真正的`检查非整数常量。设置为`假`如果你不想检查非整数常量。默认值是`真正的`。

版本历史

介绍了R2014b

另请参阅

hdlcoder.CodingStandard

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