当您从子系统生成HDL代码时,您可以选择生成SystemVerilog测试平台。这个测试平台通过使用从整个Simulink生成的C组件来验证生成的HDL代码金宝app®模型。
你可以在下面的HDL Workflow Advisor中访问这个特性HDL代码生成>设置Testbench选项,或在“模型配置参数”对话框中HDL代码生成>试验台.或者,对于命令行访问,设置GenerateSVDPITestBench
的属性makehdltb
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makehdltb |
从模型或子系统生成HDL测试台 |