定义多个阿喜在参考设计主界面访问DUT AXI4奴隶接口
你可以定义多个AXI主界面自定义参考设计和访问AXI4奴隶接口生成的HDL DUT DUT的IP核。此功能使您可以同时连接HDL DUT IP核心的两个或两个以上的阿喜主IP参考设计,如高密度脂蛋白校验™JTAG AXI经理IP和手臂®处理器在Zynq®处理系统。
Vivado的参考设计
定义多个AXI主界面,你指定BaseAddressSpace
和MasterAddressSpace
对于每个AXI主实例,和也IDWidth
财产。
IDWidth
所有标识信号的宽度,如AWID
,WID
,干旱
,掉
,指定为一个正整数。默认情况下,IDWidth
是12
,这使您能够指定一个AXI主接口连接到DUT IP核心。DUT的IP核心连接到多个AXI主界面,您可能必须增加IDWidth
。的IDWidth
值是特定工具。看到的值时,您必须使用指定多个AXI主界面,请参考文档的工具。如果你使用一个不正确的ID宽度,合成工具生成一个错误,正确的报告IDWidth
你必须使用。
这个代码的语法MasterAddressSpace
场当指定多个AXI Vivado主接口®的参考设计:
“MasterAddressSpace”,…{AXI主实例Name1 /地址空间的实例Name1’,……“阿喜主实例Name2 / Address_Space Name2实例的,…};
例如,这段代码说明了如何修改plugin_rd
文件定义两个AXI主接口。
%……% %添加自定义设计文件%添加自定义Vivado设计hRD.addCustomVivadoDesign (…“CustomBlockDesignTcl”,“system_top.tcl”,…“VivadoBoardPart”,“xilinx.com: zc706: part0:1.0”);%……%……% DUT IP核心参考设计连接% Zynq处理系统和IP AXI经理。%,因为2 AXI主人,ID宽度增加%从12到13。hRD.addAXI4SlaveInterface (…“InterfaceConnection”,“axi_interconnect_0 / M00_AXI”,…“BaseAddress”,{“0 x40010000”,“0 x40010000”},…“MasterAddressSpace”,{“processing_system7_0 /数据”,“hdlverifier_axi_manager_0 / axi4m”},…“IDWidth”13);%……
在这个例子中,两个阿喜主IP是高密度脂蛋白校验AXI经理IP和ARM处理器。基于语法的MasterAddressSpace
高密度脂蛋白IP校验AXI经理,阿喜主实例名
是hdlverifier_axi_manager_0
和Address_Space的实例名
是axi4m
。
高密度脂蛋白DUT的AXI4奴隶接口IP核心连接Xilinx®AXI互连IP所定义的InterfaceConnection
财产的addAXI4SlaveInterface
方法。有一个AXI4奴隶接口BaseAddress
。这BaseAddress
必须映射到MasterAddressSpace
的两个阿喜主IP被指定为一个单元阵列的特征向量。
您必须确保AXI主IPs已经包含在Vivado参考设计项目。system_top.tcl
TCL定义的文件吗CustomBlockDesignTcl
财产的addCustomVivadoDesign
方法。在TCL文件,您必须确保两个AXI主IP连接到同一个Xilinx AXI互连IP。互联连接阿喜主IPs在高密度脂蛋白AXI4奴隶接口IP核。
当您运行这个IP核心代
工作流和创建Vivado项目,打开项目。Vivado项目,如果你打开块设计,你看到两个AXI主IP连接到高密度脂蛋白DUT IP核心。如果您选择了地址编辑器选项卡上,你看到AXI主实例名和对应的地址空间。
转换频率的参考设计
定义多个AXI主界面,你指定InterfaceConnection
和BaseAddressSpace
对于每个AXI主实例,和也IDWidth
财产。这个代码的语法InterfaceConnection
字段指定多个AXI主接口在转换频率™的参考设计:
“InterfaceConnection”,…{AXI主实例Name1 /端口名称的实例Name1’,……阿喜主实例Name2 /端口名称的实例Name1’,…};
例如,这段代码说明了如何修改plugin_rd
文件定义三个AXI主接口。
%……% %添加自定义设计文件%添加自定义转换频率的设计hRD.addCustomQsysDesign (“CustomQsysPrjFile”,“system_soc.qsys”);hRD。CustomConstraints = {“system_soc.sdc”,“system_setup.tcl”};%……%添加AXI4奴隶接口hRD.addAXI4SlaveInterface (…“InterfaceConnection”,{“hps_0.h2f_axi_master”,“master_0.master”,“AXI_Manager_0.axm_m0”},…“BaseAddress”,{“0 x0000_0000”,“0 x0000_0000”,“0 x0000_0000”},…“InterfaceType”,“AXI4”…“IDWidth”14);%……
基于语法的InterfaceConnection
选项,高密度脂蛋白IP校验AXI经理,阿喜主实例名
是AXI_Manager_0
和端口名称
是axm_m0
。对于每个AXI主IP,BaseAddress
高密度脂蛋白的IP核心和InterfaceConnection
必须指定单元阵列的特征向量。
您必须确保AXI主IPs已经包含在转换频率参考设计项目。system_soc.qsys
定义的文件吗CustomQsysPrjFile
财产的addCustomQsysDesign
方法。在这个文件中,您必须确保两个阿喜主IP连接到相同的转换频率AXI互连IP。
互联连接阿喜主IPs在高密度脂蛋白AXI4奴隶接口IP核。
当您运行这个IP核心代
工作流和创建第四的®项目,打开项目。第四的项目中,你可以看到三个AXI主机IP和阿喜主机接口连接到DUT的HDL IP核。如果您选择了地址映射选项卡上,你看到AXI主实例名,港口名称和对应的地址空间。
另请参阅
hdlcoder.Board
|hdlcoder.ReferenceDesign